VHDL与Verilog硬件描述语言在数字电路的设计中使用的非常普遍，无论是哪种语言，仿真都是必不可少的。而且随着设计复杂度的提高，仿真工具的重要性就越来越凸显出来。在一些小的设计中，用TestBench来进行仿真是一个很不错的选择。VHDL与Verilog语言的语法规则 ...

把前面看过的夏宇闻老师的那本书上面的verilog的常用语法进行了一下梳理，并且为了熟悉语法在HDLBits刷了刷题，一些例子就直接从那个里面引用了。参考过的内容列在下面： ·verilog数字系统设计教程（夏宇闻）：学习verilog的必读书。第四版的第三章到第七章 ...